반도체에서의 7nm... EUV는 14nm???

출처 : ASML

우리는 반도체 강국에서 살고 있다. 반도체 공정 관련 뉴스를 보게 되면 몇 나노 공정 하면서 시끌벅쩍하다....

10나노... 7나노 등 하면서 엄청 작아진다. 근데 우리는 아이러니한 광경을 보게 된다.

삼성전자, SK 하아닉스, TSMC에서 EUV 공정을 통해 반도체 제작이라는 문구들을 볼 수 있다. EUV는 극자외선 공정으로 기존의 파장에 비해 엄청 작은 (14nm 의 파장) 파장을 이용하여 패턴 제작을 한다.

그 전에 10나노 라던지.. 7나노 하는데. 왜 EUV에 목숨을 거는건지... 의구심이 든다.

공정상이 듀얼, 쿼터 패터닝에 의해 구현하고 있지만 여기서 말하는 10나노, 7나노는 패턴 사이즈가 아니라는 것이다. 넓은 범위에서 의미한다면 틀린 표현은 아니지만. 반도체에서의 패턴 크기가 곧.. 선폭을 가리키다. 즉 pitch - to - pitch 의 게이트의 최소선폭(정확히는 최소 선폭의 반)을 의미하지 않는다는 것이다.

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출처 : ASML

공정이 점점 미세화 되면서 핀 혹은 게이트 간의 간격뿐만 아니라 전극층의 간격, SRAM 영역비 등이 모두 고려하기에.. 예전처럼 선폭으로 표현하기가 어려우며, 단순 선폭이 얇아지는 것만으로도 효율성이 올라가는 것에 대해 설명하는 것도 한계에 이르렀다.

결론적으로, 지금 언급되고 있는 7nm 공정은 7nm 의 선폭으로 패턴 제작을 하여 회로를 제작하는 것이 아니라는 것이다. (EUV전에는 그보다 훨씬 큰 선폭 (193nm)를 이용하여 멀티플 패터닝을 이용하여 해결하지만. .아직 7nm까진 들어서진 못했다)

즉, 마케팅 용어일 뿐이다. (경쟁사들간의!!!)

출처 : Wikipedia

반도체 성능은 2년마다 2배씩 좋아진다는 무어의 법칙..(인텔의 공동 창립자 고든 무어!!!)

그때의 반도체 회로는 판상형 트랜지스터로, Source-Drain-Gate로 연결되어 있는 구조이다. (평면형이라 패턴 사이즈에 따라 효율이 증대됨!!!) 선폭을 약 30%씩 줄여나가기만 하면.. (0.7 X 0.7 = 0.49----> 딱 50% 근방!!) 성능이 2배가 되는 것이다.

다들 무어의 법칙은 경험적으로 오랫동안 적중하게 된다고 하는데.. 솔직히 말해. 연구자들이 맞추고 있는 것이다. (정말 우리의 반도체 연구자들은 대단함을 느낀다..)

연구자들이 선폭 뿐만 아니라 무수히 많은 아이디어를 접목하여 무어의 법칙을 따라가게 끔 하고 있는 것이다.

결론적으로 반도체 소재 회사 (Foundary) 에서 직접도를 두배향상 시킨 것만큼의 성능 향상을 하게끔으로 변화하게 되었다. 즉, 패턴 사이즈가 아닌 성능 향상의 2배로 볼 수 있는 것이다.

공정 노드가 작으면 작을수록 성능은 좋아진다. 이건 우리에게 쉽게 적응하기 위해선.. 주상복합 시설과 유사하다. 주상복합에서 상가층이 높을수록, 주거층이 높을수록 효율이 올라간다. 즉 단위 면적당의 효율이 높을수록 우리는 인구밀도가 높다고 하고, 반도체에서는 성능이 좋아진다고 한다.

출처 : SEMIWIKI

마지막으로 전세계의 반도체 회사들은 EUV공정에 목숨을 걸고 있다. 앞에서 언급한 것과 같이.. 멀티 패터닝으로 가능하다고 하여 이것 개발하면 되는데. 기본의 패터닝 장비보다 10배이상 비싼.. 장비에 왜 목숨을 거는 것일까?

간단하다. 반도체 소재 제작은 공정 수가 감소할 수록 경제성 향상, 수율 향상이다.

우리는 항상 성공율이 100%로는 없다. 되게 99프로 이다. 그럼. 100번의 공정에서 수율이 99%로 라면 최종 수율은 36.6% 밖에 되지 않는 것이다. 경제성으로 반도체 소재를 만들수가 없다. 그렇기에 수율은 계속적으로 9를 붙이게 되고. 공정 횟수를 줄이기 위해서이다.

즉 공정횟수가 줄어들수록 경제성 및 수율 향상이라는 두가지의 토끼를 잡기 위해 오늘 우리의 삼성전자와 SK하이닉스 그리고 반도체 관련 업계들이 지금도 노력하고 있는 것이다.